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Il y a 2 Résultats avec le mot clé : "Architectures parallèles"

Un forum pour la promotion du HPC

Forum ORAP

25/03/2013

ORAP organise, chaque année, un forum pour permettre aux acteurs du calcul haute performance de se rencontrer et de disposer d'un espace de "veille technologique" sur ce domaine. Cette année, la matinée sera consacrée aux langages et runtimes et l'après-midi aux applications du HPC à travers la turbulence.

Lieu : CNRS - Paris

Intervenant(s) : Raymond Namyst, Université de Bordeaux, Inria Bordeaux sud-Ouest

Mots-clés :

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© INRIA Sophie Auvin - G comme Grille

PoCC, un compilateur source à source pour cibler les architectures parallèles depuis un code C séquentiel

Équipe de recherche GRAND-LARGE (Inria Saclay - Île-de-France) -

Cette démo présente PoCC, un système de compilation qui permet de bénéficier des architectures parallèles en programmant de manière séquentielle. PoCC intègre les derniers résultats des travaux de recherche en compilation de haut niveau. Il repose sur un modèle mathématique qui permet à la fois l'analyse et la transformation des programmes. En suivant des règles de codage simples, il permet à ses utilisateurs de continuer de programmer de manière séquentielle alors qu'il se charge automatiquement des tâches d'optimisation et de parallélisation. Nous présenterons plusieurs cas d'utilisation et nous montrerons comment un tel système peut réduire les temps de développement et assurer à la fois une meilleure portabilité et une meilleure stabilité des programmes.

Mots-clés :

Accueil > Centre > Saclay > Innovation > RII Modélisation, simulation & calcul intensif > Démos > PoCC, un compilateur source à source pour cibler les architectures parallèles depuis un code C séquentiel

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